结合ACE框架与AndesCycle仿真器，可以显著加快自定义RISC-V指令的开发过程，为未来的嵌入式系统设计提供了强大的解决方案··· 在2025 RISC-V中国峰会的EDA技术分论坛上，晶心科技的软件工程师颜敬哲向与会者分享了如何结合Andes ACE框架和AndesCycle仿真器来加速RISC ...

公众号记得⭐️，第一时间看推送不会错过。 来源：内容编译自techxplore。 纽约大学坦登工程学院的研究人员创建了 VeriGen，这是第一个成功训练生成 Verilog代码的专用人工智能模型，Verilog 代码是一种描述芯片电路如何运作的编程语言。 该研究刚刚获得了 ACM ...

[导读]在现代电子系统中，信号完整性是确保系统稳定、可靠运行的关键因素之一。然而，在实际应用中，由于各种外部干扰和内部噪声的影响，信号中常常会出现一种被称为“毛刺”的短暂、非预期的脉冲。这些毛刺不仅会影响信号的质量，还可能导致系统误 ...

[导读]在当今快速发展的硬件设计领域，自动生成Verilog代码已成为提高设计效率和准确性的重要手段。Verilog作为一种广泛应用的硬件描述语言（HDL），其代码自动生成技术可以大大缩短产品开发周期，降低设计成本。本文将介绍几种常用的自动生成Verilog代码的 ...

!!! note 楔子 从事单细胞分析也有一段时间了，国内大部分中文教程都是使用R语言进行分析，使用Python的还比较少，或者是直译scanpy的教程，不过scanpy可能已经比较旧了。在这里，我们参考了Single cell best practice,希望能给国内的从业者带来一个完善的教程指引以及 ...

这是一篇技术干货快文，能够快速阅读完。文章内容是关于如何从命令行获取和解析参数，包括SystemVerilog本身支持的系统函数和UVM提供的函数封装，并给出示例代码和仿真结果。 01 SV系统函数 通过命令行来传递参数在实际项目中算是常规操作，比如通过命令行 ...

基于UVM搭建验证环境和构造验证激励，调试的工作总是绕不开的。实际上，对验证环境和激励的调试，往往伴随着验证阶段的前半程，并且会花掉验证工程师很多时间和精力。然而，大部分细节被隐藏在复杂的环境内部。这里的复杂，指的是UVM本身构造的不同 ...

FPGA是一个高度集成化的芯片，其学习过程既需要编程，又需要弄懂硬件电路和计算机架构。涉及到的知识和基础非常多，如 ...

在最近的 RISC-V 世界大会中国 2021 上提出的香山开源处理器，或将成为比Arm 的 Cortex-A75 更强大的 RISC-V 处理器。RISC-V 内核是用 Chisel 语言开发的，开发人员声称，它需要的代码行数比 Verilog 少五倍，而且根据知乎最近的一篇文章，开发速度要快得多。 SiFive ...

也许有很多同学上过 C/C++ 的课后，可以完成一些简单的编程练习，又能在一些网站刷题，但对于如何开发有实际用途的程序可能感到束手无策。本教程希望能以一个简单的项目开发形式，让同学能逐步理解如何从无到有去开发软件。 为什么选择 JSON？因为它足够 ...